반도체 후공정(패키징)

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2.1. Flip-Chip(FC) 패키징

반도체 칩과 기판을 서로 마주 보는 상태로 구성하여 반도체 칩 상에 형성된 Solder Bump를 기판의 배선용 전극에 직접 접합하는 방식

참고 : 일반적으로 Bumping 패키지는 Wafer-level에서 패터닝 기술로 칩의 입출력 단자 전극을 RDL하여 기존 와이어 본딩 한계를 보완한 기술로써, 이때 bump는 칩과 PCB 간 전기적 연결을 위해 사용되는 전도성 물질로 Solder, Au, Cu 등 소재를 사용

  ㅁ 전통적인 와이어본딩 등을 통한 접합 기술에 대한 전기적 성능향상 한계에 따라 Bump 소재를 이용한 Flip Chip 패키징 방식에 대한 수요 증가

    - 기존 와이어 본딩 방식 대비 1/10 이하의 임피던스를 가지며, 패키지 크기를 단일 소자 (die) 단위까지 줄일 수 있고, 우수한 방열 효과를 가짐

    - 반도체 집적화에 따라 28nm 미만 공정은 기존의 Solder bump 대신 Cu pillar bump를 적용하는 등 소자 미세화에 대응하며 지속적인 기술 고도화 진행 중

   ※ 원가 절감을 위한 납, 주석 및 무연 솔더 등 기존 bump 소재를 대체한 FC 패키징 개발 추세

  ㅁ 첨단 반도체의 기능이 다양해지면서 복잡성은 증가하고 크기는 감소하여 입출력 (I/O) 단자의 연결이 중요한 문제로 대두되며, 플립 칩 시장이 성장할 것으로 전망

    - FC 패키징은 높은 집적도, 많은 I/O 수, 빠른 속도, 더욱 나은 신호 강도를 통해 지속적인 시장 성장을 달성

    - 기존 CPU, GPU, APU 등 패키지에 주로 활용된 FC 기술은 최근 메모리 제품군에 폭넓게 적용중이며, 5G칩･RF 모듈 등은 FC기반 SiP 기술을 사용하는 추세로 지속적인 수요 창출 전망

 

2.2. 이종접합 패키징

이종접합(Heterogeneous integration, HI) 패키지 기술은 전기적, 열적 성능이 우수하면서도 작은 폼펙터(구조)로 다기능을 구현할 수 있어 최근 패키지 기술로 광범위하게 활용

  ㅁ 프로세서, 메모리, 센서, 광, RF 및 MEMS와 같이 다양한 기능의 소자들을 통합하기 위해 기존의 솔더링이나 와이어 본딩이 아닌 RDL공정 등을 사용하여 회로 간 미세연결(interconnection) 구조를 구현

    - 전술한 바와 같이 전공정의 기술적･경제적 한계 봉착에 따라 패키지 안에서 로직, 메모리, 및 다양한 칩을 이종접합하기 위한 다양한 패키징 기술들(TSV interposer layer, RDL(Redistribution Layer) interposer, Embedded bridge 등)이 개발

    - HI 패키지 구현을 위해서는 SiP, WLP 및 다양한 2D/2.5D/3D 배선 기술(TSV 기술 등)과 같은 배선 통로를 확장할 수 있는 고난이도 기술 필요

  ㅁ HI 패키징 기술은 CPU 제품에서부터 향후 인공지능 반도체 및 IoT 산업까지 적용 분야를 광범위하게 확장할 것으로 전망

    - 미세 공정에 따른 PPA(Power, Performance, Area) 극대화는 일부(삼성전자, TC)서 진행 하고 있으나, 소자･설계 분야에서는 HI기술과 같은 첨단 패키징 기술의 적용이 PPA 극대화의 주류로 정착하는 단계

    - 전통적인 CPU 소자 생산업체인 Intel은 복수의 die들이 단일 소자 내에서 초고속 으로 통신할 수 있는 차세대 HI 패키징 기술인 EMIB(Embedded Multi-die Interconnect Bridge) [EMIB는 실리콘 인터포저와 TSV 대신 EMIB라는 구조를 형성하여, 소자들을 연결하는 기술로 구조적 특성상 서로 다른 die들은 물론이고, 22나노(전세대공정)/14나노/10나노(최신공정) 등 공정 세대가 다른 부품들을 연결할 수 있으므로 경제성 향상으로도 주목받는 기술] 을 발표

  ㅁ 이처럼 기업들은 지속적인 첨단 패키징 기술의 고도화를 통해 집적화에 따른 성능향상 및 생산비용 절감 효과의 동시 달성을 모색

 

2.3. System in Package 기술

System in Package(SiP) 기술은 다수의 첨단 패키징 기술을 조합함으로써 최종 응용 소자에 대한 맞춤형 활용 가능

  ㅁ SiP는 복수의 칩을 하나의 단위로 패키지화하여 시스템을 구성하고 다기능을 구현하는 고집적 패키징 기술

    - 과거 융합 제품에는 여러 기능을 가진 다수의 부품을 단일 반도체로 집약하기 위한 SoC (System-on-chip) 기술을 적용하였으나, 여러 문제 *에 직면

     ＊ 오랜 개발 기간, 높은 비용, 낮은 수율, 다품종 소량생산 구현의 어려움 등 수요가 높은 시스템반도체 산업에 부적합

    - 반면, SiP 기술은 이미 제작된 개별 블록을 크게 변경하지 않고 단일 패키지로 통합이 가능하여 제조 공정에 대한 의존성을 낮추고, 효과적인 패키징이 가능

  ㅁ SiP 기술은 개별 칩･부품을 제작하는 SoC 기술과 시스템 통합 기술이 종합된 방식

    - 기존 개발해 놓은 개별 칩의 설계를 큰 변경 없이 활용 가능하며, 다양한 응용제품 적용이 가능하므로 다품종 소량생산에 적합

    - 제조공정이 서로 다른 여러 칩을 단일 패키지로 통합 가능한 장점을 바탕으로, 모바일, IoT, 웨어러블, 의료, 자동차, 통신 등 다양한 시장에 활용 가능하며 향후 적용 분야가 광범위하게 확대될 것으로 전망

 

2.4. Fan-Out 기술

Fan-Out(FO) 기술은 PCB 기판을 사용하지 않고 칩과 칩 바깥 영역의 입출력 단자를 연결함으로써 집적화와 전기적 성능향상 구현

  ㅁ FO 기술을 적극적으로 활용하는 WLP [WLP(Wafer level package) 기술: PCB 기판 없이 웨이퍼 레벨에서 칩과 보드 영역을 직접 접합함으로써 전기적 특성을 향상하고, 소형화를 달성할 수 있는 패키지 방식 ] 방식은 RDL 배선이 칩 안쪽으로 형성되는 Fan-In (FI) 방식과 칩의 바깥 영역까지 사용하는 FO-WLP 방식으로 구분

    - FO-WLP 기술은 칩보다 넓은 배선 영역을 제공하여 다양한 동종･이종결합을 구현하여 기존 FC나 FI-WLP 기술에 비해서 전기적･열적 특성이 우수하고 소형화가 가능함

    - FO-WLP 기술은 작은 크기를 갖는 패키지 방식으로 다양한 모바일 제품, 자동차 레이더, RF 패키지, 고성능 네트워킹 시스템 등 반도체 소자에 주로 사용

  ㅁ 90nm 공정에서 주로 사용되었던 Fan-In(FI) 방식의 WLP(Wafer Level Package)기술은 45nm 이하부터 개별 IC에 RDL 과 Bump 들을 배열할 공간의 부족 문제에 따라 IC 면적 외부까지의 공간을 활용할 수 있는 Fan-Out(FO)기술 개발･도입

    - ’16년 TSMC가 애플社의 AP(Application processor)와 메모리(DRAM)를 FO기술로 개발 함에 따라 시장이 빠른 속도로 성장

    - 패키지 기판을 사용하지 않은 FO 특징으로 전체 제품의 두께를 20% 감소시키고, 이를 통한 속도 20% 향상, 전력 손실 10% 감축 등 장점을 가짐

  ㅁ FO기술은 기존 기업들이 보유한 WLP기술을 중심으로 발전해왔으며, 후발 제조사들은 고유한 FO기술 개발을 통한 시장 진입과 가격경쟁력 확보 모색

    - 그 중 Panel level package(PLP) 기술은 사각형 패널에 구멍을 뚫고 반도체 소자를 붙이는 방식으로 기존 원형의 웨이퍼를 사용하는 방식(WLP)과 달리 손실 영역을 최소화 하며 비용과 수율 개선 [기존 웨이퍼 기반 패키지의 경우 원형의 특성상 절단에 따른 손실 부위(<85%)가 많은 반면, PLP 기술은 웨이퍼에서 잘라낸 칩을 사각형 패널에서 패키징 하므로 기판의 대부분의 면적(<95%)을 활용 가능]

    - 이와 같이 FO 패키지의 최종 소자 모양은 유사하나, 제조사별로 고유의 기술을 개발하며 양산 적용 중

 

2.5. TSV 기술

TSV(Through Si Via)는 2개 이상의 반도체 칩을 적층하기 위해 이를 관통하는 Via Hole 구조로 전극을 형성하여 패키지를 소형화하는 기술

  ㅁ 전통적으로 와이어나 bump를 이용하여 반도체 칩을 전기적으로 집적하는 기술에서 벗어나, 상･하단 칩에 미세한 구멍을 뚫고 전극(실리콘 관통 전극)을 형성하여 2.5D/3D 등 입체적인 구조로 적층을 구현

   - 이를 통해 기존 와이어본딩에서 갖는 I/O 수 제한, 단락 접촉 불량 및 신호 지연 개선이 가능

   - CMOS 센서, MEMS, HB-LED 모듈 및 SiP 등 고밀도 첨단 전자 패키징 분야에서 주로 이용되었으며, ’10년대부터 적층형 메모리반도체에 적용

  ㅁ TSV기술은 ’00년 초반 본격적인 기술개발을 시작으로 ’11년 Xillinx社의 2.5D FPGA (field programmable gate array) 적용, ’15년 삼정전자 DDR4 양산을 거쳐 현재 2.5D/3D 집적의 핵심기술로 자리매김

    - ’00년 중반 구현이 예측되었던 “3D TSV Stack” 기술이 대략 7~8년 이후 시장에 등장한 것으로 볼 수 있으며, 등장 초기에 적용되었던 메모리 반도체 뿐 아니라 CPU 및 GPU 등 시스템반도체 영역에서도 활발히 적용 중

    - 소수의 파운드리 기업만이 최소 선폭 7nm을 넘어 5nm 이하를 구현하고 있는 기술 수준에서, 단순 미세화에 의존하지 않고 높아지는 기술적 요구수준에 대항하는 유일한 방법으로 인식 되고 있음

 

  ㅁ 동일한 반도체 칩을 적층하는 메모리반도체 구조와는 달리, 시스템반도체와 같이 이종접합이 필요한 경우 수직 연결만 가능한 TSV뿐 아니라 인터포저(interposer)7)를 이용하여 같은 수평적 연결 기능이 필요

    - 기존 배선용 RDL 기능 위주의 수동 인터포저(Passive interposer) 기술을 넘어 전원을 포함하는 형태의 소자 구현을 위해 DC/DC 컨버터, Power supply 및 regulator 등을 포함하는 능동 인터포저(Active interposer)의 개념으로 확장

    - 이를 통해 기존 PCB나 유기(Organic)기판이 갖는 낮은 전도성과 취약한 방열을 극복

 

  ㅁ 최근 인공지능 반도체 구현을 위한 2.5D 집적공정이 각광받고 있으며, 높은 기술 난이도에 따라 대형 파운드리･IDM에서 기술개발 주도 중

    - TSMC는 ’12년 CoWoS(Chip-on-wafer-on-substrate) 기술을 개발･적용하여 4개의 28nm 칩을 통합한 이래로 지속적인 공정개발을 통해 현재 5nm 공정 양산을 위한 패키징 기술개발 중

    - Intel은 전･후공정이 혼합된 웨이퍼 레벨 3차원 패키징 기술인 Foveros를 ’19년 발표 하였으며, ’20년 고대역 메모리를 포함한 하이브리드 CPU 양산에 적용

 

이와 같은 HI 기술은 크게 FO-WLP, SiP와 같은 TSV-less 기술과 TSV-based 기술로 양분화 중

  ㅁ TSV-based 기술은 전공정 기술이 적극적으로 활용되는 고난도 기술인만큼, IDM이나 대형 파운드리 기업을 중심으로 진행 중이며, OSAT 기업들의 위축 우려

    - 다양한 TSV-less 기술이 개발되고는 있으나, HPC(High performance computing) 분야와 같은 최첨단･차세대 제품군에서는 전량 TSV와 Si 인터포저를 접목한 적층 패키징 기술에 의존 중